Cette nouvelle technologie pourrait tuer TSMC et ASML.

Les deux plus grands fabricants de puces au monde, TSMC et Intel, se dirigent vers une confrontation intense, opérant aux limites absolues de la physique. TSMC a récemment dévoilé ses technologies de puces A14 et A12, des avancées qui, de l'extérieur, semblent incroyables. Cependant, de nombreux ingénieurs en conception de puces, activement impliqués dans le domaine, expriment des réserves, qualifiant les chiffres de "terrifiants". Pendant un demi-siècle, l'industrie a été guidée par la loi de Moore, une règle empirique simple stipulant que la réduction de la taille des transistors doublait la vitesse des puces. Cette loi a permis l'évolution des ordinateurs de la taille d'une pièce à celle d'un smartphone, puis à l'émergence de l'intelligence artificielle. Or, cette règle est en train de s'éteindre. Les premiers signes de cette fin sont déjà là, et la manière dont TSMC et Intel réagiront à ce changement fondamental redéfinira l'industrie pour la prochaine décennie. C'est un tournant majeur pour les semi-conducteurs, comparable à l'invention du FinFET, l'architecture de transistor 3D qui a rendu nos smartphones aussi puissants que les ordinateurs de bureau d'il y a dix ans. Ce sujet, souvent trop technique, est rarement discuté publiquement, mais il est crucial de le comprendre. Le problème fondamental est que lorsque les transistors atteignent des tailles de quelques nanomètres, soit quelques dizaines d'atomes, les électrons commencent à se comporter de manière imprévisible, traversant des barrières qu'ils ne devraient pas pouvoir franchir, un phénomène connu sous le nom d'effet tunnel quantique. À ce stade, réduire davantage la taille du transistor n'apporte presque plus aucun gain de performance. Historiquement, chaque nouvelle génération de gravure de puces augmentait le nombre de transistors de 30 à 50 % sur la même surface, ce qui était le moteur de toute l'industrie. Aujourd'hui, TSMC, l'entreprise taïwanaise, est le principal fabricant de puces avancées au monde, et le seul à l'échelle industrielle. Son rôle est d'ailleurs au cœur des tensions géopolitiques entre la Chine et les États-Unis. TSMC a présenté sa nouvelle feuille de route pour les nœuds A14 et A12 (où "A" signifie Angström, un dixième de nanomètre). Malgré l'impression d'une avancée énorme, le gain réel entre ces générations n'est que d'environ 6 %. Cette faible amélioration contraste fortement avec la demande explosive en puissance de calcul pour l'IA, créant une tension inédite. En d'autres termes, l'industrie se heurte aux lois de la physique, tandis que les besoins en calcul pour l'IA continuent de croître, rendant obsolète la logique qui a régi cette industrie pendant 50 ans. Pour gagner du temps, l'industrie a trouvé une solution temporaire : changer la forme du transistor. Pendant plus d'une décennie, le FinFET, une structure 3D où la grille enveloppe le canal sur trois côtés, a été utilisé. Mais cela ne suffit plus. La nouvelle architecture, appelée Gate All Around, est plus élégante : au lieu d'une seule feuille, plusieurs nanofeuilles sont empilées, et la grille enveloppe complètement chacune d'elles, offrant un contrôle total du courant et éliminant les fuites. TSMC utilise cette technologie pour son nœud N2, en production de masse depuis fin 2025. Intel a développé sa propre version, le RibbonFET, basée sur le même principe physique. Le Gate All Around est un progrès, mais il ne restaure pas les gains d'antan ; il maintient la trajectoire "sous perfusion". C'est là que les deux géants divergent. Si le transistor ne peut plus être le principal levier de progrès, il faut en trouver un autre. TSMC et Intel ont choisi des approches radicalement différentes. TSMC a pris une décision pragmatique : si la réduction de la taille des transistors n'offre plus que 6 % de gain par an, il faut cesser de miser sur cette voie et se concentrer sur l'optimisation du système dans son ensemble. Au lieu de s'acharner à graver des puces toujours plus petites, TSMC assemble plusieurs puces (calcul, mémoire, interconnexions) dans un "méga package". Cette approche est rendue nécessaire par la "limite de réticule" des machines EUV (Extreme Ultraviolet Lithography), qui ne peuvent exposer qu'un petit rectangle de silicium (environ 26x33 mm) à chaque passage. Il est physiquement impossible de fabriquer une puce plus grande en une seule exposition. TSMC ne cherche donc plus à créer une puce géante, mais à assembler des dizaines de puces dans un package qui dépasse cette limite. Lors de leur conférence technologique en avril, ils ont présenté des packages combinant jusqu'à 10 puces de calcul avec 20 empilements de mémoire, prévus pour 2028. La performance ne réside plus dans le transistor, mais dans l'intégration. Cependant, cette stratégie crée un nouveau défi : la communication entre ces puces. Le goulot d'étranglement n'est plus le calcul, mais le transfert de données à des débits colossaux sans générer une chaleur excessive. C'est là que la technologie de packaging avancé de TSMC, le CoWoS (Chip-on-Wafer-on-Substrate), devient cruciale. Jensen Huang, le PDG de Nvidia, un véritable visionnaire qui a orienté son entreprise vers l'IA dès 2010, l'a compris avant tout le monde. Nvidia a ainsi réservé plus de 60 % de la capacité mondiale de packaging avancé CoWoS de TSMC pour 2026, soit environ 510 000 galettes de puces sur 595 000. TSMC prévoit de quadrupler sa capacité mensuelle de CoWoS, passant de 35 000 galettes fin 2024 à 130 000 fin 2026, un exploit sans précédent dans l'industrie. Malgré cela, la demande est telle que TSMC doit sous-traiter une partie de son packaging à des entreprises comme ASE ou Amkor, chose impensable il y a trois ans. Une décision de TSMC a surpris l'industrie : le refus des machines EUV High NA. Ces machines de gravure de dernière génération, fabriquées par ASML, coûtent 400 millions de dollars chacune et permettent de graver des motifs plus fins. Elles sont considérées comme l'avenir, mais TSMC n'en veut pas, du moins pas pour l'instant, et elles n'apparaissent pas dans sa feuille de route jusqu'en 2029. La raison est simple et brutale : le High NA améliore la résolution mais réduit le débit, augmentant le coût par galette. TSMC privilégie la production de masse fiable et maîtrisée. Au lieu du High NA, TSMC optimise ses machines EUV actuelles par une technique de multipatterning, plus lente et complexe, mais maîtrisée, permettant d'obtenir des motifs plus fins. TSMC préfère le contrôle à l'exploit. De l'autre côté du Pacifique, Intel adopte une stratégie inverse. Ils foncent